Realizarea unui calculator binar în Verilog și SystemVerilog.
Puteți vizualiza aici Prezentarea proiectului împreună cu secvențe de cod relevante și cu formele de undă corespunzătoare fiecărui modul.
Puteți rula un modul și vizualiza formele de undă rulând următoarele comenzi:
iverilog <nume-modul>_design.v <nume-modul>_testbench.v
./a.out
gtkwave dump.vcdExemplu:
iverilog SerialTransceiver.v SerialTransceiver_testbench.v
./a.out
gtkwave dump.vcd