Relogio_FPGA

Projeto consiste em implementar funcionalidades de um relógio na FPGA.

Funcionalidades da Placa

Botão KEY0 (limpeza 511) e KEY1 (limpeza 510) foram usados para endereçar a leitura dos segundos, um de forma rapida e outro de forma adequada. Portanto, foi instanciado duas interfaces de base tempo pra tal feito;
Botão KEY2 utiliza o endereço 509 para a limpeza.

Name		Name	Last commit message	Last commit date
Latest commit History 12 Commits
input		input
.gitignore		.gitignore
CPU.vhd		CPU.vhd
FlipFlop.vhd		FlipFlop.vhd
README.md		README.md
Relogio.vhd		Relogio.vhd
ULASomaSub.vhd		ULASomaSub.vhd
bancoRegistradoresArqRegMem.vhd		bancoRegistradoresArqRegMem.vhd
buffer_3_state_8portas.vhd		buffer_3_state_8portas.vhd
c5_pin_model_dump.txt		c5_pin_model_dump.txt
chaves_e_botoes.vhd		chaves_e_botoes.vhd
controlaLeds.vhd		controlaLeds.vhd
conversorHex7Seg.vhd		conversorHex7Seg.vhd
debounce_memoriza.vhd		debounce_memoriza.vhd
decoderInstru.vhd		decoderInstru.vhd
decodificador3x8.vhd		decodificador3x8.vhd
display7Segm.vhd		display7Segm.vhd
divisorGenerico.vhd		divisorGenerico.vhd
divisorGenerico_e_Interface.vhd		divisorGenerico_e_Interface.vhd
edgeDetector.vhd		edgeDetector.vhd
enderecoRetorno.vhd		enderecoRetorno.vhd
logicaDesvio.vhd		logicaDesvio.vhd
memoriaRAM.vhd		memoriaRAM.vhd
memoriaROM.vhd		memoriaROM.vhd
montador.py		montador.py
muxGenerico2x1.vhd		muxGenerico2x1.vhd
muxGenerico4x1.vhd		muxGenerico4x1.vhd
registradorGenerico.vhd		registradorGenerico.vhd
somaConstante.vhd		somaConstante.vhd