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Fitter report for ADPLL_5_3
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Quartus Prime Version 20.1.1 Build 720 11/11/2020 SJ Lite Edition
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Parallel Compilation
5. Fitter Netlist Optimizations
6. Ignored Assignments
7. Incremental Compilation Preservation Summary
8. Incremental Compilation Partition Settings
9. Incremental Compilation Placement Preservation
10. Pin-Out File
11. Fitter Resource Usage Summary
12. Fitter Partition Statistics
13. Input Pins
14. Output Pins
15. Bidir Pins
16. I/O Bank Usage
17. All Package Pins
18. I/O Assignment Warnings
19. Fitter Resource Utilization by Entity
20. Delay Chain Summary
21. Pad To Core Delay Chain Fanout
22. Control Signals
23. Global & Other Fast Signals
24. Fitter DSP Block Usage Summary
25. DSP Block Details
26. Routing Usage Summary
27. I/O Rules Summary
28. I/O Rules Details
29. I/O Rules Matrix
30. Fitter Device Options
31. Operating Settings and Conditions
32. Estimated Delay Added for Hold Timing Summary
33. Estimated Delay Added for Hold Timing Details
34. Fitter Messages
35. Fitter Suppressed Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 2020 Intel Corporation. All rights reserved.
Your use of Intel Corporation's design tools, logic functions
and other software and tools, and any partner logic
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the Intel FPGA IP License Agreement, or other applicable license
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the sole purpose of programming logic devices manufactured by
Intel and sold by Intel or its authorized distributors. Please
refer to the applicable agreement for further details, at
https://fpgasoftware.intel.com/eula.
+-------------------------------------------------------------------------------+
; Fitter Summary ;
+---------------------------------+---------------------------------------------+
; Fitter Status ; Successful - Thu May 18 15:40:36 2023 ;
; Quartus Prime Version ; 20.1.1 Build 720 11/11/2020 SJ Lite Edition ;
; Revision Name ; ADPLL_5_3 ;
; Top-level Entity Name ; ADPLL_5_3 ;
; Family ; Cyclone V ;
; Device ; 5CGXFC5C6F27C7 ;
; Timing Models ; Final ;
; Logic utilization (in ALMs) ; 9,782 / 29,080 ( 34 % ) ;
; Total registers ; 273 ;
; Total pins ; 68 / 364 ( 19 % ) ;
; Total virtual pins ; 0 ;
; Total block memory bits ; 0 / 4,567,040 ( 0 % ) ;
; Total RAM Blocks ; 0 / 446 ( 0 % ) ;
; Total DSP Blocks ; 20 / 150 ( 13 % ) ;
; Total HSSI RX PCSs ; 0 / 6 ( 0 % ) ;
; Total HSSI PMA RX Deserializers ; 0 / 6 ( 0 % ) ;
; Total HSSI TX PCSs ; 0 / 6 ( 0 % ) ;
; Total HSSI PMA TX Serializers ; 0 / 6 ( 0 % ) ;
; Total PLLs ; 0 / 12 ( 0 % ) ;
; Total DLLs ; 0 / 4 ( 0 % ) ;
+---------------------------------+---------------------------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+--------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Option ; Setting ; Default Value ;
+--------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Device ; 5CGXFC5C6F27C7 ; ;
; Minimum Core Junction Temperature ; 0 ; ;
; Maximum Core Junction Temperature ; 85 ; ;
; Use smart compilation ; Off ; Off ;
; Enable parallel Assembler and Timing Analyzer during compilation ; On ; On ;
; Enable compact report table ; Off ; Off ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Perform Clocking Topology Analysis During Routing ; Off ; Off ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Device initialization clock source ; INIT_INTOSC ; INIT_INTOSC ;
; Optimize Hold Timing ; All Paths ; All Paths ;
; Optimize Multi-Corner Timing ; On ; On ;
; Auto RAM to MLAB Conversion ; On ; On ;
; Equivalent RAM and MLAB Power Up ; Auto ; Auto ;
; Equivalent RAM and MLAB Paused Read Capabilities ; Care ; Care ;
; Power Optimization During Fitting ; Normal compilation ; Normal compilation ;
; SSN Optimization ; Off ; Off ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize Timing for ECOs ; Off ; Off ;
; Regenerate Full Fit Report During ECO Compiles ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; Normal ; Normal ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Periphery to Core Placement and Routing Optimization ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Packed Registers ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Delay Chains for High Fanout Input Pins ; Off ; Off ;
; Treat Bidirectional Pin as Output Pin ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Auto ; Auto ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Reserve all unused pins ; As input tri-stated with weak pull-up ; As input tri-stated with weak pull-up ;
; Synchronizer Identification ; Auto ; Auto ;
; Enable Beneficial Skew Optimization ; On ; On ;
; Optimize Design for Metastability ; On ; On ;
; Active Serial clock source ; FREQ_100MHz ; FREQ_100MHz ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
; Clamping Diode ; Off ; Off ;
; Enable input tri-state on active configuration pins in user mode ; Off ; Off ;
; Advanced Physical Optimization ; On ; On ;
+--------------------------------------------------------------------+---------------------------------------+---------------------------------------+
+------------------------------------------+
; Parallel Compilation ;
+----------------------------+-------------+
; Processors ; Number ;
+----------------------------+-------------+
; Number detected on machine ; 12 ;
; Maximum allowed ; 12 ;
; ; ;
; Average used ; 1.37 ;
; Maximum used ; 12 ;
; ; ;
; Usage by Processor ; % Time Used ;
; Processor 1 ; 100.0% ;
; Processor 2 ; 3.4% ;
; Processor 3 ; 3.4% ;
; Processor 4 ; 3.4% ;
; Processor 5 ; 3.3% ;
; Processor 6 ; 3.3% ;
; Processor 7 ; 3.3% ;
; Processor 8 ; 3.3% ;
; Processor 9 ; 3.3% ;
; Processor 10 ; 3.3% ;
; Processor 11 ; 3.3% ;
; Processor 12 ; 3.3% ;
+----------------------------+-------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Netlist Optimizations ;
+---------------------------------------------------+-----------------+---------------------------------------------------+----------------------------+-----------+----------------+---------------------------------------------------+------------------+-----------------------+
; Node ; Action ; Operation ; Reason ; Node Port ; Node Port Name ; Destination Node ; Destination Port ; Destination Port Name ;
+---------------------------------------------------+-----------------+---------------------------------------------------+----------------------------+-----------+----------------+---------------------------------------------------+------------------+-----------------------+
; CLOCK_50_B5B~inputCLKENA0 ; Created ; Placement ; Fitter Periphery Placement ; ; ; ; ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[0] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[1] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[2] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[3] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[4] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[5] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[6] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[7] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[8] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[9] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[10] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[11] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[12] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[13] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[14] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[15] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[16] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[17] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[18] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[19] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[20] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[21] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[22] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[23] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[24] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[25] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[18] ; AY ; ;
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; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[27] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[28] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[29] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[30] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Crystal_Input|C_freq[31] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|ringSpd[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[0] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[1] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[2] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[3] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[4] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[5] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[6] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[7] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[8] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[9] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[10] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[11] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[12] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[13] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[14] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[15] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[16] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[17] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[0] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[18] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[19] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[20] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[21] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[22] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[23] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[24] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[25] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[26] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[27] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[28] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[29] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[30] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[18] ; AY ; ;
; ADPLL:Unit1|Freq_ratioA:Ring_Input|C_freq[31] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|T3[18] ; AY ; ;
; User_Input:Unit2|Control_SignalT[7] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|Mult1~327 ; AY ; ;
; User_Input:Unit2|Control_SignalT[7] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; User_Input:Unit2|Control_SignalT[7]~_Duplicate_1 ; Q ; ;
; User_Input:Unit2|Control_SignalT[7]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|Mult1~8 ; AX ; ;
; User_Input:Unit2|Control_SignalT[8] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|Mult1~327 ; AY ; ;
; User_Input:Unit2|Control_SignalT[8] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; User_Input:Unit2|Control_SignalT[8]~_Duplicate_1 ; Q ; ;
; User_Input:Unit2|Control_SignalT[8]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|Mult1~8 ; AX ; ;
; User_Input:Unit2|Control_SignalT[9] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|Mult1~327 ; AY ; ;
; User_Input:Unit2|Control_SignalT[9] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; User_Input:Unit2|Control_SignalT[9]~_Duplicate_1 ; Q ; ;
; User_Input:Unit2|Control_SignalT[9]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|Mult1~8 ; AX ; ;
; User_Input:Unit2|Control_SignalT[10] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|Mult1~327 ; AY ; ;
; User_Input:Unit2|Control_SignalT[10] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; User_Input:Unit2|Control_SignalT[10]~_Duplicate_1 ; Q ; ;
; User_Input:Unit2|Control_SignalT[10]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|Mult1~8 ; AX ; ;
; User_Input:Unit2|Control_SignalT[11] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|Mult1~327 ; AY ; ;
; User_Input:Unit2|Control_SignalT[11] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; User_Input:Unit2|Control_SignalT[11]~_Duplicate_1 ; Q ; ;
; User_Input:Unit2|Control_SignalT[11]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|Mult1~8 ; AX ; ;
; User_Input:Unit2|Control_SignalT[12] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|Mult1~327 ; AY ; ;
; User_Input:Unit2|Control_SignalT[12] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; User_Input:Unit2|Control_SignalT[12]~_Duplicate_1 ; Q ; ;
; User_Input:Unit2|Control_SignalT[12]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|Mult1~8 ; AX ; ;
; User_Input:Unit2|Control_SignalT[13] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|Mult1~327 ; AY ; ;
; User_Input:Unit2|Control_SignalT[13] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; User_Input:Unit2|Control_SignalT[13]~_Duplicate_1 ; Q ; ;
; User_Input:Unit2|Control_SignalT[13]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|Mult1~8 ; AX ; ;
; User_Input:Unit2|Control_SignalT[14] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|Mult1~327 ; AY ; ;
; User_Input:Unit2|Control_SignalT[14] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; User_Input:Unit2|Control_SignalT[14]~_Duplicate_1 ; Q ; ;
; User_Input:Unit2|Control_SignalT[14]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|Mult1~8 ; AX ; ;
; User_Input:Unit2|Control_SignalT[15] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|Mult1~327 ; AY ; ;
; User_Input:Unit2|Control_SignalT[15] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; User_Input:Unit2|Control_SignalT[15]~_Duplicate_1 ; Q ; ;
; User_Input:Unit2|Control_SignalT[15]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|Mult1~8 ; AX ; ;
; User_Input:Unit2|Control_SignalT[23] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|Mult2~327 ; AY ; ;
; User_Input:Unit2|Control_SignalT[23] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; User_Input:Unit2|Control_SignalT[23]~_Duplicate_1 ; Q ; ;
; User_Input:Unit2|Control_SignalT[23]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|Mult2~8 ; AX ; ;
; User_Input:Unit2|Control_SignalT[24] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|Mult2~327 ; AY ; ;
; User_Input:Unit2|Control_SignalT[24] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; User_Input:Unit2|Control_SignalT[24]~_Duplicate_1 ; Q ; ;
; User_Input:Unit2|Control_SignalT[24]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|Mult2~8 ; AX ; ;
; User_Input:Unit2|Control_SignalT[25] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|Mult2~327 ; AY ; ;
; User_Input:Unit2|Control_SignalT[25] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; User_Input:Unit2|Control_SignalT[25]~_Duplicate_1 ; Q ; ;
; User_Input:Unit2|Control_SignalT[25]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|Mult2~8 ; AX ; ;
; User_Input:Unit2|Control_SignalT[26] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|Mult2~327 ; AY ; ;
; User_Input:Unit2|Control_SignalT[26] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; User_Input:Unit2|Control_SignalT[26]~_Duplicate_1 ; Q ; ;
; User_Input:Unit2|Control_SignalT[26]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|Mult2~8 ; AX ; ;
; User_Input:Unit2|Control_SignalT[27] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|Mult2~327 ; AY ; ;
; User_Input:Unit2|Control_SignalT[27] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; User_Input:Unit2|Control_SignalT[27]~_Duplicate_1 ; Q ; ;
; User_Input:Unit2|Control_SignalT[27]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|Mult2~8 ; AX ; ;
; User_Input:Unit2|Control_SignalT[28] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|Mult2~327 ; AY ; ;
; User_Input:Unit2|Control_SignalT[28] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; User_Input:Unit2|Control_SignalT[28]~_Duplicate_1 ; Q ; ;
; User_Input:Unit2|Control_SignalT[28]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|Mult2~8 ; AX ; ;
; User_Input:Unit2|Control_SignalT[29] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|Mult2~327 ; AY ; ;
; User_Input:Unit2|Control_SignalT[29] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; User_Input:Unit2|Control_SignalT[29]~_Duplicate_1 ; Q ; ;
; User_Input:Unit2|Control_SignalT[29]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|Mult2~8 ; AX ; ;
; User_Input:Unit2|Control_SignalT[30] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|Mult2~327 ; AY ; ;
; User_Input:Unit2|Control_SignalT[30] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; User_Input:Unit2|Control_SignalT[30]~_Duplicate_1 ; Q ; ;
; User_Input:Unit2|Control_SignalT[30]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|Mult2~8 ; AX ; ;
; User_Input:Unit2|Control_SignalT[31] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|TargetController:Process2|Mult2~327 ; AY ; ;
; User_Input:Unit2|Control_SignalT[31] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; User_Input:Unit2|Control_SignalT[31]~_Duplicate_1 ; Q ; ;
; User_Input:Unit2|Control_SignalT[31]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; ADPLL:Unit1|Controller:Process|Mult2~8 ; AX ; ;
; User_Input:Unit2|counter[0] ; Duplicated ; Router Logic Cell Insertion and Logic Duplication ; Routability optimization ; ; ; User_Input:Unit2|counter[0]~DUPLICATE ; ; ;
; User_Input:Unit2|counter[16] ; Duplicated ; Router Logic Cell Insertion and Logic Duplication ; Routability optimization ; ; ; User_Input:Unit2|counter[16]~DUPLICATE ; ; ;
; counter[6] ; Duplicated ; Router Logic Cell Insertion and Logic Duplication ; Routability optimization ; ; ; counter[6]~DUPLICATE ; ; ;
; counter[12] ; Duplicated ; Router Logic Cell Insertion and Logic Duplication ; Routability optimization ; ; ; counter[12]~DUPLICATE ; ; ;
; counter[15] ; Duplicated ; Router Logic Cell Insertion and Logic Duplication ; Routability optimization ; ; ; counter[15]~DUPLICATE ; ; ;
; counter[28] ; Duplicated ; Router Logic Cell Insertion and Logic Duplication ; Routability optimization ; ; ; counter[28]~DUPLICATE ; ; ;
+---------------------------------------------------+-----------------+---------------------------------------------------+----------------------------+-----------+----------------+---------------------------------------------------+------------------+-----------------------+
+----------------------------------------------------------------------------------------------+
; Ignored Assignments ;
+--------------+----------------+--------------+--------------+---------------+----------------+
; Name ; Ignored Entity ; Ignored From ; Ignored To ; Ignored Value ; Ignored Source ;
+--------------+----------------+--------------+--------------+---------------+----------------+
; Location ; ; ; CLOCK_125_p ; PIN_U12 ; QSF Assignment ;
; Location ; ; ; CLOCK_50_B6A ; PIN_N20 ; QSF Assignment ;
; Location ; ; ; CLOCK_50_B7A ; PIN_H12 ; QSF Assignment ;
; Location ; ; ; CLOCK_50_B8A ; PIN_M10 ; QSF Assignment ;
; I/O Standard ; ADPLL_5_3 ; ; CLOCK_125_p ; LVDS ; QSF Assignment ;
; I/O Standard ; ADPLL_5_3 ; ; CLOCK_50_B6A ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; ADPLL_5_3 ; ; CLOCK_50_B7A ; 2.5 V ; QSF Assignment ;
; I/O Standard ; ADPLL_5_3 ; ; CLOCK_50_B8A ; 2.5 V ; QSF Assignment ;
+--------------+----------------+--------------+--------------+---------------+----------------+
+----------------------------------------------------------------------------------------------------+
; Incremental Compilation Preservation Summary ;
+---------------------+----------------------+----------------------------+--------------------------+
; Type ; Total [A + B] ; From Design Partitions [A] ; From Rapid Recompile [B] ;
+---------------------+----------------------+----------------------------+--------------------------+
; Placement (by node) ; ; ; ;
; -- Requested ; 0.00 % ( 0 / 17529 ) ; 0.00 % ( 0 / 17529 ) ; 0.00 % ( 0 / 17529 ) ;
; -- Achieved ; 0.00 % ( 0 / 17529 ) ; 0.00 % ( 0 / 17529 ) ; 0.00 % ( 0 / 17529 ) ;
; ; ; ; ;
; Routing (by net) ; ; ; ;
; -- Requested ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ;
; -- Achieved ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ;
+---------------------+----------------------+----------------------------+--------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Partition Settings ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Top ; User-created ; Source File ; N/A ; Source File ; N/A ; ;
; hard_block:auto_generated_inst ; Auto-generated ; Source File ; N/A ; Source File ; N/A ; hard_block:auto_generated_inst ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
+------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Placement Preservation ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
; Partition Name ; Preservation Achieved ; Preservation Level Used ; Netlist Type Used ; Preservation Method ; Notes ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
; Top ; 0.00 % ( 0 / 17529 ) ; N/A ; Source File ; N/A ; ;
; hard_block:auto_generated_inst ; 0.00 % ( 0 / 0 ) ; N/A ; Source File ; N/A ; ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in C:/Users/pjspi/Downloads/ADPLL_7_4/ADPLL_7_4/ADPLL_7_3/ADPLL5_7/ADPLL_5_4/ADPLL_5_3.pin.
+---------------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+-------------------------------------------------------------+-----------------------+-------+
; Resource ; Usage ; % ;
+-------------------------------------------------------------+-----------------------+-------+
; Logic utilization (ALMs needed / total ALMs on device) ; 9,782 / 29,080 ; 34 % ;
; ALMs needed [=A-B+C] ; 9,782 ; ;
; [A] ALMs used in final placement [=a+b+c+d] ; 8,587 / 29,080 ; 30 % ;
; [a] ALMs used for LUT logic and registers ; 121 ; ;
; [b] ALMs used for LUT logic ; 8,453 ; ;
; [c] ALMs used for registers ; 13 ; ;
; [d] ALMs used for memory (up to half of total ALMs) ; 0 ; ;
; [B] Estimate of ALMs recoverable by dense packing ; 13 / 29,080 ; < 1 % ;
; [C] Estimate of ALMs unavailable [=a+b+c+d] ; 1,208 / 29,080 ; 4 % ;
; [a] Due to location constrained logic ; 0 ; ;
; [b] Due to LAB-wide signal conflicts ; 1 ; ;
; [c] Due to LAB input limits ; 1,207 ; ;
; [d] Due to virtual I/Os ; 0 ; ;
; ; ; ;
; Difficulty packing design ; Low ; ;
; ; ; ;
; Total LABs: partially or completely used ; 1,245 / 2,908 ; 43 % ;
; -- Logic LABs ; 1,245 ; ;
; -- Memory LABs (up to half of total LABs) ; 0 ; ;
; ; ; ;
; Combinational ALUT usage for logic ; 16,988 ; ;
; -- 7 input functions ; 4 ; ;
; -- 6 input functions ; 143 ; ;
; -- 5 input functions ; 74 ; ;
; -- 4 input functions ; 5,820 ; ;
; -- <=3 input functions ; 10,947 ; ;
; Combinational ALUT usage for route-throughs ; 16 ; ;
; ; ; ;
; Dedicated logic registers ; 273 ; ;
; -- By type: ; ; ;
; -- Primary logic registers ; 267 / 58,160 ; < 1 % ;
; -- Secondary logic registers ; 6 / 58,160 ; < 1 % ;
; -- By function: ; ; ;
; -- Design implementation registers ; 267 ; ;
; -- Routing optimization registers ; 6 ; ;
; ; ; ;
; Virtual pins ; 0 ; ;
; I/O pins ; 68 / 364 ; 19 % ;
; -- Clock pins ; 6 / 14 ; 43 % ;
; -- Dedicated input pins ; 0 / 23 ; 0 % ;
; ; ; ;
; M10K blocks ; 0 / 446 ; 0 % ;
; Total MLAB memory bits ; 0 ; ;
; Total block memory bits ; 0 / 4,567,040 ; 0 % ;
; Total block memory implementation bits ; 0 / 4,567,040 ; 0 % ;
; ; ; ;
; Total DSP Blocks ; 20 / 150 ; 13 % ;
; ; ; ;
; Fractional PLLs ; 0 / 6 ; 0 % ;
; Global signals ; 1 ; ;
; -- Global clocks ; 1 / 16 ; 6 % ;
; -- Quadrant clocks ; 0 / 88 ; 0 % ;
; -- Horizontal periphery clocks ; 0 / 12 ; 0 % ;
; SERDES Transmitters ; 0 / 88 ; 0 % ;
; SERDES Receivers ; 0 / 88 ; 0 % ;
; JTAGs ; 0 / 1 ; 0 % ;
; ASMI blocks ; 0 / 1 ; 0 % ;
; CRC blocks ; 0 / 1 ; 0 % ;
; Remote update blocks ; 0 / 1 ; 0 % ;
; Oscillator blocks ; 0 / 1 ; 0 % ;
; Hard IPs ; 0 / 2 ; 0 % ;
; Standard RX PCSs ; 0 / 6 ; 0 % ;
; HSSI PMA RX Deserializers ; 0 / 6 ; 0 % ;
; Standard TX PCSs ; 0 / 6 ; 0 % ;
; HSSI PMA TX Serializers ; 0 / 6 ; 0 % ;
; Channel PLLs ; 0 / 6 ; 0 % ;
; Impedance control blocks ; 0 / 3 ; 0 % ;
; Hard Memory Controllers ; 0 / 2 ; 0 % ;
; Average interconnect usage (total/H/V) ; 11.5% / 12.0% / 10.0% ; ;
; Peak interconnect usage (total/H/V) ; 27.1% / 26.2% / 30.1% ; ;
; Maximum fan-out ; 144 ; ;
; Highest non-global fan-out ; 142 ; ;
; Total fan-out ; 62882 ; ;
; Average fan-out ; 3.60 ; ;
+-------------------------------------------------------------+-----------------------+-------+
+----------------------------------------------------------------------------------------------------------------------+
; Fitter Partition Statistics ;
+-------------------------------------------------------------+-----------------------+--------------------------------+
; Statistic ; Top ; hard_block:auto_generated_inst ;
+-------------------------------------------------------------+-----------------------+--------------------------------+
; Logic utilization (ALMs needed / total ALMs on device) ; 9782 / 29080 ( 34 % ) ; 0 / 29080 ( 0 % ) ;
; ALMs needed [=A-B+C] ; 9782 ; 0 ;
; [A] ALMs used in final placement [=a+b+c+d] ; 8587 / 29080 ( 30 % ) ; 0 / 29080 ( 0 % ) ;
; [a] ALMs used for LUT logic and registers ; 121 ; 0 ;
; [b] ALMs used for LUT logic ; 8453 ; 0 ;
; [c] ALMs used for registers ; 13 ; 0 ;
; [d] ALMs used for memory (up to half of total ALMs) ; 0 ; 0 ;
; [B] Estimate of ALMs recoverable by dense packing ; 13 / 29080 ( < 1 % ) ; 0 / 29080 ( 0 % ) ;
; [C] Estimate of ALMs unavailable [=a+b+c+d] ; 1208 / 29080 ( 4 % ) ; 0 / 29080 ( 0 % ) ;
; [a] Due to location constrained logic ; 0 ; 0 ;
; [b] Due to LAB-wide signal conflicts ; 1 ; 0 ;
; [c] Due to LAB input limits ; 1207 ; 0 ;
; [d] Due to virtual I/Os ; 0 ; 0 ;
; ; ; ;
; Difficulty packing design ; Low ; Low ;
; ; ; ;
; Total LABs: partially or completely used ; 1245 / 2908 ( 43 % ) ; 0 / 2908 ( 0 % ) ;
; -- Logic LABs ; 1245 ; 0 ;
; -- Memory LABs (up to half of total LABs) ; 0 ; 0 ;
; ; ; ;
; Combinational ALUT usage for logic ; 16988 ; 0 ;
; -- 7 input functions ; 4 ; 0 ;
; -- 6 input functions ; 143 ; 0 ;
; -- 5 input functions ; 74 ; 0 ;
; -- 4 input functions ; 5820 ; 0 ;
; -- <=3 input functions ; 10947 ; 0 ;
; Combinational ALUT usage for route-throughs ; 16 ; 0 ;
; Memory ALUT usage ; 0 ; 0 ;
; -- 64-address deep ; 0 ; 0 ;
; -- 32-address deep ; 0 ; 0 ;
; ; ; ;
; Dedicated logic registers ; 0 ; 0 ;
; -- By type: ; ; ;
; -- Primary logic registers ; 267 / 58160 ( < 1 % ) ; 0 / 58160 ( 0 % ) ;
; -- Secondary logic registers ; 6 / 58160 ( < 1 % ) ; 0 / 58160 ( 0 % ) ;
; -- By function: ; ; ;
; -- Design implementation registers ; 267 ; 0 ;
; -- Routing optimization registers ; 6 ; 0 ;
; ; ; ;
; ; ; ;
; Virtual pins ; 0 ; 0 ;
; I/O pins ; 68 ; 0 ;
; I/O registers ; 0 ; 0 ;
; Total block memory bits ; 0 ; 0 ;
; Total block memory implementation bits ; 0 ; 0 ;
; DSP block ; 20 / 150 ( 13 % ) ; 0 / 150 ( 0 % ) ;
; Clock enable block ; 1 / 116 ( < 1 % ) ; 0 / 116 ( 0 % ) ;
; ; ; ;
; Connections ; ; ;
; -- Input Connections ; 36 ; 0 ;
; -- Registered Input Connections ; 0 ; 0 ;
; -- Output Connections ; 36 ; 0 ;
; -- Registered Output Connections ; 0 ; 0 ;
; ; ; ;
; Internal Connections ; ; ;
; -- Total Connections ; 63189 ; 0 ;
; -- Registered Connections ; 1105 ; 0 ;
; ; ; ;
; External Connections ; ; ;
; -- Top ; 72 ; 0 ;
; -- hard_block:auto_generated_inst ; 0 ; 0 ;
; ; ; ;
; Partition Interface ; ; ;
; -- Input Ports ; 16 ; 0 ;
; -- Output Ports ; 16 ; 0 ;
; -- Bidir Ports ; 36 ; 0 ;
; ; ; ;
; Registered Ports ; ; ;
; -- Registered Input Ports ; 0 ; 0 ;
; -- Registered Output Ports ; 0 ; 0 ;
; ; ; ;
; Port Connectivity ; ; ;
; -- Input Ports driven by GND ; 0 ; 0 ;
; -- Output Ports driven by GND ; 0 ; 0 ;
; -- Input Ports driven by VCC ; 0 ; 0 ;
; -- Output Ports driven by VCC ; 0 ; 0 ;
; -- Input Ports with no Source ; 0 ; 0 ;
; -- Output Ports with no Source ; 0 ; 0 ;
; -- Input Ports with no Fanout ; 0 ; 0 ;
; -- Output Ports with no Fanout ; 0 ; 0 ;
+-------------------------------------------------------------+-----------------------+--------------------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+--------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+----------+--------------+--------------+-------------+---------------------------+----------------------+-----------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Termination Control Block ; Location assigned by ; Slew Rate ;
+--------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+----------+--------------+--------------+-------------+---------------------------+----------------------+-----------+
; CLOCK_50_B5B ; R20 ; 5B ; 68 ; 22 ; 43 ; 82 ; 0 ; yes ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; -- ; User ; no ;
; CPU_RESET_n ; AB24 ; 5A ; 68 ; 12 ; 54 ; 21 ; 0 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; -- ; User ; no ;
; KEY[0] ; P11 ; 3B ; 21 ; 0 ; 0 ; 46 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
; KEY[1] ; P12 ; 3B ; 21 ; 0 ; 17 ; 4 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
; KEY[2] ; Y15 ; 4A ; 46 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
; KEY[3] ; Y16 ; 4A ; 46 ; 0 ; 17 ; 0 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
; SW[0] ; AC9 ; 3B ; 14 ; 0 ; 34 ; 85 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
; SW[1] ; AE10 ; 4A ; 36 ; 0 ; 51 ; 1 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
; SW[2] ; AD13 ; 4A ; 34 ; 0 ; 34 ; 1 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
; SW[3] ; AC8 ; 3B ; 14 ; 0 ; 51 ; 0 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
; SW[4] ; W11 ; 3B ; 10 ; 0 ; 40 ; 142 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
; SW[5] ; AB10 ; 3B ; 12 ; 0 ; 34 ; 0 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
; SW[6] ; V10 ; 3B ; 17 ; 0 ; 74 ; 0 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
; SW[7] ; AC10 ; 3B ; 12 ; 0 ; 51 ; 0 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
; SW[8] ; Y11 ; 3B ; 10 ; 0 ; 57 ; 12 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
; SW[9] ; AE19 ; 4A ; 50 ; 0 ; 34 ; 12 ; 0 ; no ; no ; no ; no ; Off ; 1.2 V ; Off ; -- ; User ; no ;
+--------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+----------+--------------+--------------+-------------+---------------------------+----------------------+-----------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+---------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+---------------------+-----------------------------+----------------------+----------------------+---------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Output Register ; Output Enable Register ; Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Termination Control Block ; Output Buffer Pre-emphasis ; Voltage Output Differential ; Output Buffer Delay ; Output Buffer Delay Control ; Location assigned by ; Output Enable Source ; Output Enable Group ;
+---------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+---------------------+-----------------------------+----------------------+----------------------+---------------------+
; Clock1 ; D7 ; 8A ; 17 ; 61 ; 74 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
; Clock2 ; A5 ; 8A ; 21 ; 61 ; 34 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; Fitter ; - ; - ;
; HEX0[0] ; V19 ; 4A ; 66 ; 0 ; 0 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
; HEX0[1] ; V18 ; 4A ; 64 ; 0 ; 0 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
; HEX0[2] ; V17 ; 4A ; 64 ; 0 ; 17 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
; HEX0[3] ; W18 ; 4A ; 66 ; 0 ; 17 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
; HEX0[4] ; Y20 ; 4A ; 65 ; 0 ; 0 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
; HEX0[5] ; Y19 ; 4A ; 65 ; 0 ; 17 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
; HEX0[6] ; Y18 ; 4A ; 62 ; 0 ; 40 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
; HEX1[0] ; AA18 ; 4A ; 62 ; 0 ; 57 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
; HEX1[1] ; AD26 ; 4A ; 64 ; 0 ; 34 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
; HEX1[2] ; AB19 ; 4A ; 65 ; 0 ; 34 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
; HEX1[3] ; AE26 ; 4A ; 64 ; 0 ; 51 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
; HEX1[4] ; AE25 ; 4A ; 62 ; 0 ; 74 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
; HEX1[5] ; AC19 ; 4A ; 65 ; 0 ; 51 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
; HEX1[6] ; AF24 ; 4A ; 62 ; 0 ; 91 ; no ; no ; 1 ; no ; no ; no ; no ; Off ; 1.2 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; 0 ; Off ; User ; - ; - ;
+---------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+---------------------+-----------------------------+----------------------+----------------------+---------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Bidir Pins ;
+----------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+-----------+-----------------+------------+----------+--------------+--------------+------------------+-------------------+--------------------+---------------------------+----------------------------+---------------------+-----------------------------+----------------------+----------------------+---------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Output Register ; Output Enable Register ; Slew Rate ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Input Termination ; Output Termination ; Termination Control Block ; Output Buffer Pre-emphasis ; Output Buffer Delay ; Output Buffer Delay Control ; Location assigned by ; Output Enable Source ; Output Enable Group ;
+----------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+-----------+-----------------+------------+----------+--------------+--------------+------------------+-------------------+--------------------+---------------------------+----------------------------+---------------------+-----------------------------+----------------------+----------------------+---------------------+
; GPIO[0] ; T21 ; 5B ; 68 ; 14 ; 43 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[10] ; U19 ; 5A ; 68 ; 10 ; 43 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[11] ; U22 ; 5A ; 68 ; 12 ; 20 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[12] ; P8 ; 3A ; 7 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[13] ; R8 ; 3A ; 7 ; 0 ; 17 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[14] ; R9 ; 3A ; 6 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[15] ; R10 ; 3A ; 6 ; 0 ; 17 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[16] ; F26 ; 6A ; 68 ; 33 ; 37 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[17] ; Y9 ; 3A ; 4 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[18] ; G26 ; 6A ; 68 ; 33 ; 54 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[19] ; Y8 ; 3A ; 6 ; 0 ; 34 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[1] ; D26 ; 6A ; 68 ; 37 ; 37 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[20] ; AA7 ; 3A ; 6 ; 0 ; 51 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[21] ; AA6 ; 3A ; 4 ; 0 ; 34 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[22] ; AD7 ; 3A ; 7 ; 0 ; 34 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[23] ; AD6 ; 3A ; 7 ; 0 ; 51 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[24] ; U20 ; 5A ; 68 ; 13 ; 20 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[25] ; V22 ; 5A ; 68 ; 12 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[26] ; V20 ; 5A ; 68 ; 10 ; 60 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[27] ; W21 ; 5A ; 68 ; 11 ; 20 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[28] ; W20 ; 5A ; 68 ; 11 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[29] ; Y24 ; 5A ; 68 ; 13 ; 54 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[2] ; K25 ; 6A ; 68 ; 40 ; 43 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[30] ; Y23 ; 5A ; 68 ; 13 ; 37 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[31] ; AA23 ; 5A ; 68 ; 11 ; 54 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[32] ; AA22 ; 5A ; 68 ; 11 ; 37 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[33] ; AC24 ; 5A ; 68 ; 12 ; 37 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[34] ; AC23 ; 5A ; 68 ; 10 ; 94 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[35] ; AC22 ; 5A ; 68 ; 10 ; 77 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[3] ; E26 ; 6A ; 68 ; 37 ; 54 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[4] ; K26 ; 6A ; 68 ; 40 ; 60 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[5] ; M26 ; 6A ; 68 ; 37 ; 20 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[6] ; M21 ; 6A ; 68 ; 32 ; 60 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[7] ; P20 ; 5B ; 68 ; 22 ; 60 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[8] ; T22 ; 5B ; 68 ; 14 ; 60 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
; GPIO[9] ; T19 ; 5A ; 68 ; 13 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; 1 ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; Off ; Off ; -- ; no ; 0 ; Off ; User ; 0 pF ; - ;
+----------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+-----------+-----------------+------------+----------+--------------+--------------+------------------+-------------------+--------------------+---------------------------+----------------------------+---------------------+-----------------------------+----------------------+----------------------+---------------------+
+-----------------------------------------------------------------------------+
; I/O Bank Usage ;
+----------+-------------------+---------------+--------------+---------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ; VCCPD Voltage ;
+----------+-------------------+---------------+--------------+---------------+
; B1L ; 0 / 14 ( 0 % ) ; -- ; -- ; -- ;
; B0L ; 0 / 14 ( 0 % ) ; -- ; -- ; -- ;
; 3A ; 10 / 16 ( 63 % ) ; 3.3V ; -- ; 3.3V ;
; 3B ; 9 / 32 ( 28 % ) ; 1.2V ; -- ; 2.5V ;
; 4A ; 19 / 80 ( 24 % ) ; 1.2V ; -- ; 2.5V ;
; 5A ; 16 / 16 ( 100 % ) ; 3.3V ; -- ; 3.3V ;
; 5B ; 4 / 32 ( 13 % ) ; 3.3V ; -- ; 3.3V ;
; 6A ; 8 / 48 ( 17 % ) ; 3.3V ; -- ; 3.3V ;
; 7A ; 0 / 80 ( 0 % ) ; 2.5V ; -- ; 2.5V ;
; 8A ; 2 / 32 ( 6 % ) ; 2.5V ; -- ; 2.5V ;
+----------+-------------------+---------------+--------------+---------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+---------------------------------+--------+--------------+---------------------+--------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+---------------------------------+--------+--------------+---------------------+--------------+-----------------+----------+--------------+
; A2 ; 396 ; 9A ; ^MSEL2 ; ; ; ; -- ; ; -- ; -- ;
; A3 ; ; ; DNU ; ; ; ; -- ; ; -- ; -- ;
; A4 ; ; ; DNU ; ; ; ; -- ; ; -- ; -- ;
; A5 ; 344 ; 8A ; Clock2 ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
; A6 ; 392 ; 9A ; ^CONF_DONE ; ; ; ; -- ; ; -- ; -- ;
; A7 ; 348 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A8 ; 308 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A9 ; 310 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A10 ; ; 7A ; VCCIO7A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; A11 ; 322 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A12 ; 332 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A13 ; 330 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A14 ; 300 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; A16 ; 294 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A17 ; 292 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A18 ; 290 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A19 ; 288 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A20 ; ; 7A ; VCCIO7A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; A21 ; 274 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A22 ; 270 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A23 ; 268 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A24 ; 269 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A25 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AA1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AA2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AA3 ; 14 ; B0L ; GXB_NC ; ; ; ; -- ; ; -- ; -- ;
; AA4 ; 15 ; B0L ; GXB_NC ; ; ; ; -- ; ; -- ; -- ;
; AA5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AA6 ; 45 ; 3A ; GPIO[21] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; AA7 ; 47 ; 3A ; GPIO[20] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; AA8 ; ; -- ; VCC_AUX ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; AA9 ; ; -- ; VCCPGM ; power ; ; 1.8V/2.5V/3.0V/3.3V ; -- ; ; -- ; -- ;
; AA10 ; ; 3B ; VCCIO3B ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; AA11 ; ; 3B, 4A ; VCCPD3B4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; AA12 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
; AA13 ; ; 3B, 4A ; VCCPD3B4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; AA14 ; 87 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AA15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AA16 ; 113 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AA17 ; ; 3B, 4A ; VCCPD3B4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; AA18 ; 151 ; 4A ; HEX1[0] ; output ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
; AA19 ; ; 3B, 4A ; VCCPD3B4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; AA20 ; ; 4A ; VCCIO4A ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; AA21 ; 163 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AA22 ; 170 ; 5A ; GPIO[32] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; AA23 ; 172 ; 5A ; GPIO[31] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; AA24 ; 187 ; 5B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; AA25 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AA26 ; 201 ; 5B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; AB1 ; 21 ; B0L ; GND ; ; ; ; -- ; ; -- ; -- ;
; AB2 ; 20 ; B0L ; GND ; ; ; ; -- ; ; -- ; -- ;
; AB3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AB4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AB5 ; 33 ; 3A ; ^AS_DATA2, DATA2 ; ; ; ; Weak Pull Up ; ; -- ; On ;
; AB6 ; 43 ; 3A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AB7 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
; AB8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AB9 ; ; 3A ; VCCPD3A ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; AB10 ; 61 ; 3B ; SW[5] ; input ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
; AB11 ; 63 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AB12 ; 65 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AB13 ; ; 4A ; VCCIO4A ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; AB14 ; ; -- ; VCC_AUX ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; AB15 ; 105 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AB16 ; 111 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AB17 ; 129 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AB18 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AB19 ; 160 ; 4A ; HEX1[2] ; output ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
; AB20 ; ; -- ; VCC_AUX ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; AB21 ; ; 3B, 4A ; VCCPD3B4A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; AB22 ; 165 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AB23 ; ; 5A ; VCCIO5A ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; AB24 ; 176 ; 5A ; CPU_RESET_n ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; AB25 ; 189 ; 5B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; AB26 ; 199 ; 5B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; AC1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AC2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AC3 ; 18 ; B0L ; GXB_NC ; ; ; ; -- ; ; -- ; -- ;
; AC4 ; 19 ; B0L ; GXB_NC ; ; ; ; -- ; ; -- ; -- ;
; AC5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AC6 ; ; 3A ; VCCIO3A ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; AC7 ; ; 3A ; VREFB3AN0 ; power ; ; ; -- ; ; -- ; -- ;
; AC8 ; 62 ; 3B ; SW[3] ; input ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
; AC9 ; 64 ; 3B ; SW[0] ; input ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
; AC10 ; 59 ; 3B ; SW[7] ; input ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
; AC11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AC12 ; ; 3B ; VREFB3BN0 ; power ; ; ; -- ; ; -- ; -- ;
; AC13 ; 102 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AC14 ; 104 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AC15 ; 103 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AC16 ; ; 4A ; VCCIO4A ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; AC17 ; 127 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AC18 ; 120 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AC19 ; 158 ; 4A ; HEX1[5] ; output ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
; AC20 ; 136 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AC21 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AC22 ; 166 ; 5A ; GPIO[35] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; AC23 ; 168 ; 5A ; GPIO[34] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; AC24 ; 174 ; 5A ; GPIO[33] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; AC25 ; 193 ; 5B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; AC26 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AD1 ; 25 ; B0L ; GND ; ; ; ; -- ; ; -- ; -- ;
; AD2 ; 24 ; B0L ; GND ; ; ; ; -- ; ; -- ; -- ;
; AD3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AD4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AD5 ; 35 ; 3A ; ^AS_DATA1, DATA1 ; ; ; ; Weak Pull Up ; ; -- ; On ;
; AD6 ; 51 ; 3A ; GPIO[23] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; AD7 ; 53 ; 3A ; GPIO[22] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; AD8 ; 73 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AD9 ; ; 3B ; VCCIO3B ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; AD10 ; 96 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AD11 ; 88 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AD12 ; 91 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AD13 ; 93 ; 4A ; SW[2] ; input ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
; AD14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AD15 ; ; 4A ; VREFB4AN0 ; power ; ; ; -- ; ; -- ; -- ;
; AD16 ; 119 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AD17 ; 121 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AD18 ; 118 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AD19 ; ; 4A ; VCCIO4A ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; AD20 ; 134 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AD21 ; 139 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AD22 ; 141 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AD23 ; 144 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AD24 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AD25 ; 191 ; 5B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; AD26 ; 157 ; 4A ; HEX1[1] ; output ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
; AE1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AE2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AE3 ; 22 ; B0L ; GXB_NC ; ; ; ; -- ; ; -- ; -- ;
; AE4 ; 23 ; B0L ; GXB_NC ; ; ; ; -- ; ; -- ; -- ;
; AE5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AE6 ; 85 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AE7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AE8 ; 71 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AE9 ; 77 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AE10 ; 94 ; 4A ; SW[1] ; input ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
; AE11 ; 86 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AE12 ; ; 4A ; VCCIO4A ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; AE13 ; 109 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AE14 ; 112 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AE15 ; 135 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AE16 ; 137 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AE17 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AE18 ; 117 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AE19 ; 125 ; 4A ; SW[9] ; input ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
; AE20 ; 133 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AE21 ; 131 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AE22 ; ; 4A ; VCCIO4A ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; AE23 ; 142 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AE24 ; 149 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AE25 ; 152 ; 4A ; HEX1[4] ; output ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
; AE26 ; 155 ; 4A ; HEX1[3] ; output ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
; AF2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AF3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AF4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AF5 ; 37 ; 3A ; ^AS_DATA0, ASDO, DATA0 ; ; ; ; Weak Pull Up ; ; -- ; On ;
; AF6 ; 83 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AF7 ; 80 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AF8 ; 78 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AF9 ; 75 ; 3B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AF10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AF11 ; 101 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AF12 ; 99 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AF13 ; 107 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AF14 ; 110 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AF15 ; ; 4A ; VCCIO4A ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; AF16 ; 143 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AF17 ; 145 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AF18 ; 115 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AF19 ; 123 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AF20 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AF21 ; 128 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AF22 ; 126 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AF23 ; 147 ; 4A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AF24 ; 150 ; 4A ; HEX1[6] ; output ; 1.2 V ; ; Column I/O ; Y ; no ; Off ;
; AF25 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; B1 ; ; ; RREF ; ; ; ; -- ; ; -- ; -- ;
; B2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; B3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; B4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; B5 ; 394 ; 9A ; ^nSTATUS ; ; ; ; -- ; ; -- ; -- ;
; B6 ; 346 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B7 ; 350 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; B9 ; 314 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B10 ; 320 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B11 ; 334 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B12 ; 328 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B13 ; ; 7A ; VCCIO7A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; B14 ; 302 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B15 ; 304 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B16 ; ; 7A ; VREFB7AN0 ; power ; ; ; -- ; ; -- ; -- ;
; B17 ; 298 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B18 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; B19 ; 282 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B20 ; 278 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B21 ; 276 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B22 ; 272 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B23 ; ; 7A ; VCCIO7A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; B24 ; 267 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B25 ; 247 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; B26 ; 249 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; C1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; C2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; C3 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
; C4 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
; C5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; C6 ; ; 8A ; VCCIO8A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; C7 ; 358 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C8 ; ; 8A ; VREFB8AN0 ; power ; ; ; -- ; ; -- ; -- ;
; C9 ; 312 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C10 ; 318 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; C12 ; 338 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C13 ; 336 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C14 ; 307 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C15 ; 306 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C16 ; ; 7A ; VCCIO7A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; C17 ; 296 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C18 ; 286 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C19 ; 284 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C20 ; 280 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C21 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; C22 ; 266 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C23 ; 264 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C24 ; ; ; DNU ; ; ; ; -- ; ; -- ; -- ;
; C25 ; 253 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; C26 ; ; 6A ; VCCIO6A ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; D1 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
; D2 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
; D3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; D4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; D5 ; 395 ; 9A ; ^nCE ; ; ; ; -- ; ; -- ; -- ;
; D6 ; 352 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D7 ; 356 ; 8A ; Clock1 ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
; D8 ; 372 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D9 ; ; 8A ; VCCIO8A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; D10 ; 316 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D11 ; 340 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D12 ; 342 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D13 ; 341 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; D15 ; 309 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D16 ; 317 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D17 ; 293 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D18 ; 291 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D19 ; ; 7A ; VCCIO7A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; D20 ; 277 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D21 ; 275 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D22 ; 255 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; D23 ; 262 ; 7A ; ^GND ; ; ; ; -- ; ; -- ; -- ;
; D24 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; D25 ; 251 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; D26 ; 227 ; 6A ; GPIO[1] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; E1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; E2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; E3 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
; E4 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
; E5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; E6 ; 354 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; E8 ; ; -- ; VCCBAT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; E9 ; 374 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E10 ; 324 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E11 ; 326 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E12 ; ; 7A ; VCCIO7A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; E13 ; 339 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E14 ; ; -- ; VCC_AUX ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; E15 ; 325 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E16 ; 315 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E17 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; E18 ; 299 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E19 ; 285 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E20 ; 283 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E21 ; 259 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; E22 ; ; 6A ; VCCIO6A ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; E23 ; 257 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; E24 ; 231 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; E25 ; 233 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; E26 ; 229 ; 6A ; GPIO[3] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; F1 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
; F2 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
; F3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; F4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; F5 ; 398 ; 9A ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ;
; F6 ; 360 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; F7 ; 366 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; F8 ; ; -- ; VCCPGM ; power ; ; 1.8V/2.5V/3.0V/3.3V ; -- ; ; -- ; -- ;
; F9 ; ; 7A, 8A ; VCCPD7A8A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; F10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; F11 ; ; 7A, 8A ; VCCPD7A8A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; F12 ; 333 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; F13 ; ; 7A, 8A ; VCCPD7A8A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; F14 ; ; ; DNU ; ; ; ; -- ; ; -- ; -- ;
; F15 ; ; 7A ; VCCIO7A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; F16 ; 323 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; F17 ; ; 7A, 8A ; VCCPD7A8A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; F18 ; 301 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; F19 ; ; 7A, 8A ; VCCPD7A8A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; F20 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; F21 ; 260 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; F22 ; 261 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; F23 ; 243 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; F24 ; 235 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; F25 ; ; 6A ; VCCIO6A ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; F26 ; 219 ; 6A ; GPIO[16] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; G1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; G2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; G3 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
; G4 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
; G5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; G6 ; 362 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; G7 ; 364 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; G8 ; ; 8A ; VCCIO8A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; G9 ; ; -- ; VCC_AUX ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; G10 ; 357 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; G11 ; 329 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; G12 ; 331 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; G13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; G14 ; 313 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; G15 ; 311 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; G16 ; 279 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; G17 ; 281 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; G18 ; ; 7A ; VCCIO7A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; G19 ; ; -- ; VCC_AUX ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; G20 ; 258 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; G21 ; ; -- ; VCCA_FPLL ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; G22 ; 245 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; G23 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; G24 ; 237 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; G25 ; 223 ; 6A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; G26 ; 221 ; 6A ; GPIO[18] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; H1 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
; H2 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
; H3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; H4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; H5 ; 400 ; 9A ; ^GND ; ; ; ; -- ; ; -- ; -- ;
; H6 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; H7 ; 368 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; H8 ; 347 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; H9 ; 349 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; H10 ; 355 ; 8A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; H11 ; ; 7A ; VCCIO7A ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; H12 ; 327 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; H13 ; 297 ; 7A ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;